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8Tr2段オペアンプの設計(1)

いよいよオペアンプの設計に入ります。基本的な流れということで、8Tr2段オペアンプの設計を見ていきます。

製造プロセスの選定
まずはどの製造プロセス(MOSトランジスタの動作(17))でICを作成するかを決めます。選定のポイントはたくさんあると思いますが、例をあげると

・アナログ回路のみか?デジタル回路を混載するか?
・電源電圧は何Vか?
・動作温度や保存温度は何度か?
・最小のLサイズはいくつか?
・トランジスタの特性はどうか?
・アナログ素子(抵抗や容量)の特性はどうか?
・トランジスタやアナログ素子のばらつきはどうか?
・製造コストはどうか?

といったところでしょうか?
さまざまな点を考慮しプロセスが決定すると、シミュレーションで使用するモデル(MOSトランジスタの動作(18))が確定します。このモデルを使って設計をしていくことになります。
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8Tr2段オペアンプの設計(2)

単位トランジスタの設計
 アナログ回路では、回路の基本として単位トランジスタというものを考えます。アナログ回路でのトランジスタの役割は基本的に電流のコントロールです。従って、ある決まった電流を流す単位トランジスタというものを設計し、あとは、流すべき電流量に合うように単位トランジスタのWを比例倍して他のトランジスタサイズを決定する(カレントミラー(3))という手法を用います。
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 単位トランジスタは NMOS, PMOS の2つを設計します。ここでは、決まった電流値を10uA (この値は適当ですが、カレントミラーを考慮してきりのいい数字を選びます)として、単位トランジスタの設計を行います。

8Tr2段オペアンプの設計(3)

(1)L サイズの決定
 MOSトランジスタの動作(21)で説明したとおり、製造ばらつきなどの影響を最小限にするため、アナログ回路のLサイズは大きな値です。レイアウト面積(=ICの大きさ)は最小限にしなければならないため、Lサイズが変動しても Vt の値が変動しないぎりぎりのLサイズを狙いにいきます。
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 上のグラフはプロセス製造メーカーから出されているデバイスパラメーターに載っていることもありますが、手に入らない場合はシミュレーションで作成することもできます。まず、Vgs-Ids 特性のグラフをシミュレーションで出力します(W や Vds は W=10um とか Vds=3V とか適当な値で大丈夫です)。
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最近のモデルはとても精巧なため、Vgs=Vt で電流がゼロということにはなりません
2次効果とは?(5))。そこで、今出力した Ids の平方根をとります。飽和領域では Ids は Vgs の2乗の式となるため(MOSトランジスタの動作(10))、平方根をとることでグラフを直線にし、その式を X軸に外挿することで Vt の値を算出します。
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こうして得られた Vt の値を様々な L サイズについて取得することで、L 対 Vt のグラフを作ることができます。

8Tr2段オペアンプの設計(4)

(2)W サイズの決定
 次にWサイズを決めます。(1)で決めたLサイズを用い、単位トランジスタに流す電流値(ここでは仮に 10uAとします)を Ids として流すという形でシミュレーションしていきます。シミュレーションする上で、ゲート電圧の設定が難しい(サイズは変えるが、流れる電流量は変えたくないため)ため、同じ L,W サイズのダイオード接続したトランジスタを接続し、理想電流源の 10uA をダイオード接続したトランジスタに流すことで、ゲート電圧を自動的に生成させます。

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このようにして得られたグラフから、オーバードライブ電圧を確認します。オーバードライブ電圧は入出力電圧範囲に直接関与する(オペアンプの仕様(4), (6))ためできるだけ小さくしたいところですが、そのためにWサイズを大きくするとレイアウト=ICが大きくなってしまいます。オーバードライブ電圧とWサイズの両方が満足できるところを探す作業となります。

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 なお、このグラフからドレイン抵抗の値を確認することができます(ドレイン抵抗とは?(1))。ドレイン抵抗はソース接地回路の増幅率を考えると、数百 kΩ 以上はほしいところです。

8Tr2段オペアンプの設計(5)

オペアンプを組む
 単位トランジスタが設計できたら、いよいよオペアンプを組んでいきます。例えば、10uAを流す単位トランジスタが NMOS:L=2.5um, W=10um PMOS:L=2.5um, W=20um になり、得られた特性が以下の通りだったとします。

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 まず、オペアンプの形状を考えます。ここでは 8Tr2段オペアンプとしましたが、実際の設計ではどの形状のオペアンプとするか考慮しなければなりません。与えられた仕様をすべて満たすようにしていくわけですが、例を挙げると、

 ・入出力電圧範囲を満たせるか?
 ・駆動電流を確保できるか?
 ・消費電流は仕様以下にできるか?
 ・周波数特性(DCゲイン, ゼロクロス周波数等)を満たせるか?
・ノイズ特性を満たせるか?

など様々です。

 話を戻して、形式は 8Tr2段オペアンプと決まっていますが、これだけではトランジスタを並べることができません。少なくとも、入力電圧範囲と駆動電流を検討する必要があります。

8Tr2段オペアンプの設計(6)

(1)入力電圧範囲の確認
 入力電圧範囲オペアンプの仕様(6)で説明したとおり、入力バイアス電圧(入力信号の中心電圧)として入力可能な電圧範囲です。これを確認するうえで必要な知識が、トランジスタがアナログ特性(=ある値の電流を常に流すことができる状態)を維持できる Vgs, Vds の最小値です。
 Vds の最小値はたびたび登場するオーバードライブ電圧 Vov です。
 Vgs の最小値は Vov の定義式(MOSトランジスタの動作(6)) Vov=Vgs-Vth から Vgs=Vth+Vov になります。
つまり、トランジスタは Vgs>Vgs+Vov, Vds>Vov 両方を満たさないとアナログ特性を満たせない(ある値の電流を常に流せない)ことになります。

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8Tr2段オペアンプの設計(7)

 早速、この境界条件 Vgs=Vth+Vov, Vds=Vov (ここでは理解を容易にするために PMOSでの値も正の値(=絶対値)として表記します)を使って、入力トランジスタは NMOS がいいか、PMOS がいいかを見ていきます。

 まず、入力トランジスタが NMOS の入力段です。
 ①VSS からテイル電流源があり、オーバードライブ電圧 Vovn が、②入力トランジスタには Vgs=Vthn+Vovn が必要です。この2つにより、入力電圧範囲の下限が Vimin=Vovn+Vthn+Vovn=Vthn+2*Vovn になることがわかります。
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次に、上限を考えます。③PMOS のダイオード接続に Vgs=Vthp+Vovp が、④入力トランジスタのオーバードライブ電圧 Vovn があり、最後に②入力トランジスタの Vgs=Vthn+Vovn が必要です。この3つより、入力電圧範囲の上限は Vimax=VDD-(Vthp+Vovp)-Vovn+Vthn+Vovn=VDD-Vthp-Vovp+Vthn になります。

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ちなみに、今回作成した単位トランジスタ(Vthn=0.60V, Vovn=0.25V, Vthp=0.84V, Vovp=0.25V)で VDD=3V として計算すると、入力電圧範囲が 1.10V~2.51V と求まります。

8Tr2段オペアンプの設計(8)

今度は入力トランジスタが PMOS の場合を見てみます。
上下がひっくり返っているだけですので入力電圧範囲の下限は、⑤NMOS のダイオード接続に Vgs=Vthn+Vovn が、⑥入力トランジスタのオーバードライブ電圧 Vovp があり、最後に⑦入力トランジスタのVgs=Vthp+Vovp が必要です。この3つより、Vimin= Vthn+Vovn+Vovp-(Vthp+Vovp)= Vthn+Vovn-Vthp になります。
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また、入力電圧範囲の上限は、⑧VDD からテイル電流源があり、オーバードライブ電圧 Vovp が、②入力トランジスタには Vgs=Vthp+Vovp が必要です。この2つにより、 Vimax=Vovp+Vthp+Vovp=Vthp+2*Vovp になります。
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 ちなみに、今回作成した単位トランジスタ(Vthn=0.60V, Vovn=0.25V, Vthp=0.84V, Vovp=0.25V)で VDD=3V の場合、入力電圧範囲が 0.01V~1.66V と求まります。

 これらの考察から、入出力電圧の中心バイアスを VDD/2=1.5V(入出力信号の振幅が最大になる条件)とした場合、入力トランジスタが NMOS のほうがよりよいことが分かります(といってもこの値では非反転増幅回路はほぼ組めない状態ですが・・・)。

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とりあえず、入力トランジスタは NMOS として話を進めていきます。

8Tr2段オペアンプの設計(9)

(2)駆動電流の確認
 駆動電流がどれくらいいるのか?つまり出力段にどれだけの電流が流せればいいのかを確認します。通常は仕様で駆動電流が示されています(オペアンプの仕様(5))が、ここでは後段の回路が決まっており、それに添った形で駆動電流を決めるやり方を見ていきます。
 例えば、設計するオペアンプの使い方を含め、後段回路が以下のように想定されていたとします(電源電圧は VDD=3V です)。

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最大出力電圧は電源電圧であるため、オペアンプの出力が VDD=3V, VSS=0V の時が一番電流の出入りがあることになります。それぞれについて電流量を見てみます(反転増幅回路については反転増幅回路とは?(1)参照)。
 まず、出力が VDD=3V の時です。

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3ヶ所ある仮想設置点は VB=1.5V になりますので、オペアンプの出力に接続された3つの抵抗に流れる電流をそれぞれ計算することができます。それらはオペアンプの出力段の PMOS トランジスタから供給されているため、いわゆる出力ソース電流(オペアンプの仕様(5))は最大 200uA となります。

8Tr2段オペアンプの設計(10)

次に、出力が VSS=0V の時です。

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 3つの抵抗にかかっている電圧差は変わらず、電流の向きだけ変わります。それらはオペアンプの出力段の NMOS トランジスタに流れ込むため、いわゆる出力シンク電流(オペアンプの仕様(5))は最大 200uA となります。

 このことから出力段に流れる電流は最大 200uA ということが分かります。この 200uA を必ず安定して流せるようにするため、通常は少し余裕をみて設計します。例えば、今回は出力段に 300uA 流せるように設計することにします。

8Tr2段オペアンプの設計(11)

ここまでの検討で、入力トランジスタが NMOS トランジスタ、出力段に流す電流が 300uA と決まりましたので、早速それらの結果をトランジスタサイズに反映させます。IREF 端子に流れ込む電流を 10uA(この値は全体回路設計で決めます)とした場合、単位トランジスタサイズ(8Tr2段オペアンプの設計(5))を用いて、

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となります。

8Tr2段オペアンプの設計(12)

次に入力段です。
8Tr2段オペアンプとは(2)で説明したとおり、入力段は2つのソース接地回路とテイル電流源からできています。あとはどれだけの電流を流すかですが、大雑把に言って出力段に流す電流の1/10~1/3 に設定します。入力段の電流が多すぎると消費電流が増え、レイアウトサイズが大きくなってしまいます。逆に入力段の電流を抑えすぎると、位相補償容量を充電することが難しくなり、スルーレートが悪くなります。

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これらバランスを見ながら入力段の電流を決めることになりますが、ここでは仮に、出力段に流す電流の 1/5 としてみます。
とりあえず、カレントミラーの法則に従ってサイズを決めると、以下のようになります。

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8Tr2段オペアンプの設計(13)

これで、サイズが出揃ったわけですが、実は入力段のトランジスタサイズはまだ調整が必要です。
検討する内容は入力オフセット電圧ノイズです。

A)入力オフセット電圧
 MOSトランジスタの動作(19)で見たとおり、ランダムばらつきによりトランジスタの出来にばらつきが生まれ、入力オフセット電圧が発生します(オペアンプの仕様(2))。要するに、差動対の2つの回路をどれだけ同じに製造できたか?の結果が入力オフセット電圧として現れるわけです。従って、2つの入力トランジスタと差を生成するカレントミラー(8Tr2段オペアンプとは?(5))の製造精度を検討することで、入力オフセット電圧を小さくするための知見が得られます。

まず、入力トランジスタです。

2つの入力トランジスタに同じ電流が流れたとしても、ランダムばらつきによるしきい値電圧のずれ(ずれはミスマッチと表現されます)がそのまま入力オフセットとなって現れてしまいます。しきい値電圧のミスマッチについては論文から以下のようになることが示されています。
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なお Avt は比例係数で、論文1)から Avt=0.6~0.7V(Avt0=Avt*tox で Avt0=30mV(NMOS), Avt0=35mV(PMOS) , tox=50nm から)です。

この式から分かるように、W と L の積を大きくすることで、しきい値電圧のばらつき=入力オフセット電圧を小さくすることができます。試しに、これまでに検討した入力トランジスタのサイズ L=2.5um, W=60um で仮に tox=50nm として計算すると、ΔVth=2.45mV となります。例えば、W サイズを大きくして ΔVth=2.0mV に改善したい場合は、逆算すると W=90um にする必要があるとなります。

1)IEEE Journal of Solid-State Circuits, SC-24, 1433(1989)
Matching Properities of MOS Transistors
式(8)がそれに当たる。入力トランジスタの場合2つのトランジスタを近接して配置するため、距離が離れていることによる分散項 Svt02D2 は無視できるとしている。なお、VI Matching in Different Processes に Avto が tox に比例すると示唆されるとの記述がある。
2)IEEE Trans. On Electron Device, ED-41, 2216(1994)
Experimental study of threshold voltage fluctuation due to statistical variation of channel dopant number in MOSFETs
 式(11)がそれに当たる。式(11)内、Lef-Wm の Wm は短チャンネルトランジスタの場合の補正なので、長チャンネルトランジスタの場合 Lef-Wm~Lef と近似している。

8Tr2段オペアンプの設計(14)

次に差を生成するカレントミラートランジスタです。

カレントミラーの精度ということで、ランダムばらつきによるドレイン電流のミスマッチを考察した論文を参照します。論文から、ドレイン電流のミスマッチが以下の式で表現されることが示されています。

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ここで、ΔVth は入力トランジスタのしきい値電圧のミスマッチの式そのものです(8Tr2段オペアンプの設計(13))。
この式からドレイン電流のミスマッチを減らすためには、

  ・W と L の積 WL をできるだけ大きくする(ΔVth を小さくする)
  ・K つまり W/L を小さくする
  ・カレントミラートランジスタの Vgs-Vth を大きくする

の3つが重要ということになります。最後の Vgs についてですが、Ids の式 Ids=1/2K(Vgs-Vth)2 より Ids が一定の条件(カレントミラーなので)で、 Vgs-Vth を大きくするには、Kを小さくすることと同じになります。よって、カレントミラートランジスタのドレイン電流のミスマッチを減らすためには

W/L を小さくする、つまり、L を大きく、W を小さくする(ただし WL はできるだけ大きく)

ことが必要ということになります。ただしこの操作を強く行うとトランジスタの Vgs が大きくなりすぎ、入力電圧範囲が小さくなるので注意が必要です(8Tr2段オペアンプの設計(7))。

 1)IEEE Journal of Solid-State Circuits, SC-21, 1057(1986)
Characterization and Modeling of Mismatch in MOS Transistors for Precision Analog Design
式(25)がそれに当たる。この論文ではΔK/K は √(1/L2+1/W2) に比例し、ΔIds/Ids は1/WL に比例するグラフが添付されている。
 2)IEEE Journal of Solid-State Circuits, SC-24, 1433(1989)
Matching Properities of MOS Transistors
式(11)がそれに当たる。ΔK/K についても式(10)から 1/WL に比例する(距離が離れていることによる分散項 Sβ2D2 は無視できるとして)となっている。

8Tr2段オペアンプの設計(15)

B)ノイズ
 オペアンプ全体のノイズは重要度が増しており、可能な限り下げておく必要があります。初めに、8Tr2段オペアンプ全体のノイズがどうなるか見てみます。

まずは、入力段です。
入力段は2つのソース接地回路とテイル電流源からなっています。
ノイズ(9)で見たとおり、回路内部で発生するノイズは入力換算することであたかも“入力信号”として扱うことができます。“入力信号“である入力換算雑音電圧は入力段のそれぞれのソース接地回路から同じ量発生し、入力段の出力端子に発生します。ここで、それぞれのノイズはランダムで規則性がないため、相殺されることなくそのまま2乗平均する必要があります。2つの回路から同じ量のノイズが発生し2乗平均しますので、ソース接地回路単体に比べて2乗平均値は2倍に、出力電圧はその平方根のため√2倍ということになります。

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8Tr2段オペアンプの設計(16)

なおテイル電流源のノイズは無視できます。これは、テイル電流源で発生したノイズの出力先であるドレイン端子が2つのソース接地回路のソース端子と同じ端子なため、2つのソース端子に同じように入力されることで相殺され、入力段の出力端子には出力されないためです。

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さて、ここで計算された入力段の出力雑音電圧はそのまま出力段の入力信号に入力されます。つまり入力段のノイズはさらに出力段の増幅率倍されてオペアンプ出力に出力されます。

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8Tr2段オペアンプの設計(17)

次に出力段からのノイズを考えます。出力段は単純なソース接地回路なので、ノイズ(13)で計算したものとまったく同じ式でオペアンプの出力端子に出力されます。

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ここまでで入力段からと出力段からオペアンプ出力へ発生するノイズが計算できました。
この2つは2乗平均を取る必要がありますが、先に入力段からと出力段から発生するノイズの大きさを考えます。
通常のソース接地回路の出力ノイズの大きさを基準とすると、入力段からのノイズは差動対により√2倍になりさらに出力段で数十倍に増幅されます。これに対し出力段からのノイズは出力段のWサイズが入力段の最大10倍ほどあるため、ノイズの大きさは最大 4√10=1.78 倍(Ids が一定のとき gm は√W に比例し、出力雑音電圧はさらに平方根をとるため)となります。つまり、入力段からの数十倍のノイズ、出力段からの2倍弱のノイズを2乗平均することになります。例えば入力段からのノイズを 30倍とすると、2乗平均は 302+22 =900+4 = 904 → √904~30 となり、出力段からの影響はほとんどありません。

話が長くなりましたが、8Tr2段オペアンプでは、通常出力段からのノイズは無視して構わないということになります。

8Tr2段オペアンプの設計(18)

最後に IREF 端子があるダイオード接続のトランジスタからのノイズがどうなるかです。

厳密に言うと電流源回路からのノイズが IREF 端子からオペアンプの中に入り込み、さらにダイオード接続したトランジスタのノイズが加わります。しかし、通常この2つは無視して構いません。テイル電流源に伝わったノイズはテイル電流源自体のノイズが無視できるのと同じ理由で、出力段に伝わったノイズは出力段自体のノイズが無視できるのと同じ理由で無視できるからです。

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以上一つ一つ見ていきましたが、8Tr2段オペアンプの出力ノイズは入力段のソース接地回路の部分だけを考慮すればいいことが分かりました。さらに言うと、そのノイズ対策がソース接地回路のノイズ対策(ノイズ(13))と同じになります。つまり、

 入力トランジスタ:Lの値をできるだけ小さく、W の値をできるだけ大きく(ただし WL はできるだけ大きく)
 カレントミラートランジスタ:Lの値をできるだけ大きく、W の値をできるだけ小さく(ただし WL はできるだけ大きく)

が8Tr2段オペアンプのノイズ対策ということになります。

8Tr2段オペアンプの設計(19)

長くなりましたが、入力オフセット電圧とノイズの対策が出揃いましたので、入力段のトランジスタサイズを調整します。
ここで、それぞれの対策を再掲すると

 入力トランジスタ
・WL をできるだけ大きくする(入力オフセット電圧対策)
・L をできるだけ小さく、W をできるだけ大きくする(ただし WL はできるだけ大きく)(ノイズ対策)
 カレントミラートランジスタ
・L をできるだけ大きく、W をできるだけ小さくする(ただし WL はできるだけ大きく)(入力オフセット電圧対策、ノイズ対策とも)

これに

L を大きくしたり、W を小さくしたりすると、Ids 一定 → Vgs が上がる為、入出力電圧範囲が狭くなる

ことに注意してサイズを調整します。今回は、以下のように調整してみます。

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これでトランジスタサイズが出揃いました。残るは理解が困難と言われる位相補償です。

8Tr2段オペアンプの設計(20)

まず、位相補償とは何か?を順に見ていきたいと思います。

オペアンプとは?(5)で見たように、オペアンプの出力そのままは歪んでいて使い物になりません。そこで負帰還という技術を使って、入力信号に限りなく近い出力を得ます。
ソース接地回路(30)(31)で見たように、入力周波数が高くなると出力信号の位相が入力信号のそれに対して遅れていきます。負帰還を使おうとすると、この位相が遅れた出力を入力に返すことになりますが、そんなことをして大丈夫なのでしょうか?

この答えを帰還とは?(3)で登場した理論式から見てみます。
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この式から分母である 1+Aβ が 1+Aβ=0 となると、Vo/Vin が無限大、つまり出力電圧 Vo が無限大になってしまいます。この状態は発振と呼ばれ、現実には制御不能になります。この発振を防ぐために位相補償をしていくのですが、まずは、1+Aβ=0 とはどういう状況か?を考えます。
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目標であったオペアンプの設計に6年かけて到達しました。ここからは応用的な内容を書ける限り書いていきたいと思います。

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